Компания TSMC раскрыла дополнительные подробности о технологическом процессе N2 (класс 2 нм) на Международной встрече по электронным устройствам IEEE (IEDM) в начале этого месяца. Новый производственный узел обещает снижение мощности на 24-35 % или повышение производительности на 15 % при том же напряжении, а также увеличение плотности транзисторов в 1,15 раза по сравнению с предыдущим 3-нм техпроцессом.
Подавляющее большинство этих преимуществ обеспечивается новыми нанолистовыми транзисторами TSMC с затворной системой по всему периметру (GAA), а также возможностью совместной оптимизации технологии проектирования N2 NanoFlex и некоторыми другими усовершенствованиями, о которых подробно говорилось на IEDM.
Нанолистовые транзисторы Gate-all-around позволяют разработчикам регулировать ширину канала, чтобы сбалансировать производительность и энергоэффективность. Кроме того, в N2 от TSMC добавлена технология N2 NanoFlex DTCO, позволяющая разработчикам создавать короткие ячейки с минимальной площадью и повышенной энергоэффективностью или высокие ячейки, оптимизированные для максимальной производительности. Технология также включает шесть пороговых уровней напряжения (6-Vt) в диапазоне 200 мВ, достигаемых с помощью дипольной интеграции третьего поколения TSMC с диполями как n-типа, так и p-типа.
Инновации N2, внедренные на уровне техпроцесса и устройств, направлены не только на увеличение тока возбуждения транзисторов за счет улучшения толщины листов, переходов, активации легирующих элементов и создания напряжений, но и на снижение эффективной емкости (Ceff) для достижения лучшей в своем классе энергоэффективности. В совокупности эти усовершенствования дают прирост скорости I/CV около 70 % и 110 % для нанолистовых транзисторов N-типа и P-типа, соответственно.
По сравнению с FinFET транзисторы на основе нанолиста N2 обеспечивают заметно более высокую производительность на ватт при низком напряжении питания в диапазоне от 0,5 до 0,6 В, где оптимизация процесса и устройств позволяет увеличить тактовую частоту примерно на 20 % и снизить энергопотребление в режиме ожидания примерно на 75 % при напряжении питания 0,5 В. Кроме того, интеграция N2 NanoFlex и нескольких вариантов порогового напряжения (multi-Vt) обеспечивает дополнительную гибкость при проектировании энергоэффективных процессоров с высокой плотностью логики.
Архитектура транзисторов и преимущества DTCO напрямую влияют на масштабируемость SRAM, которой в последние годы было сложно добиться в передовых узлах. Благодаря N2 компании TSMC удалось достичь рекордной плотности SRAM в 2 нм - около 38 Мб/мм 2. Помимо достижения рекордной плотности SRAM, TSMC также снизила энергопотребление.
Поскольку нанолистовые транзисторы GAA отличаются более узким разбросом порогового напряжения (Vt-sigma), в N2 достигнуто снижение минимального рабочего напряжения (Vmin) примерно на 20 мВ для высокотоковых (HC) макросхем и на 30-35 мВ для макросхем высокой плотности (HD) по сравнению с конструкциями на основе FinFET. Эти улучшения обеспечивают стабильную работу SRAM при чтении и записи вплоть до напряжения около 0,4 В, сохраняя при этом высокую производительность и надежность.
Помимо новых транзисторов, в N2 от TSMC используются совершенно новые средние (MoL), задние (BEOL) и дальние (BEOL) проводники, что позволяет снизить сопротивление на 20 % и повысить эффективность работы. В MoL N2 теперь используется безбарьерная вольфрамовая проводка, которая снижает сопротивление вертикального затворного контакта (VG) на 55 % и повышает частоту кольцевого генератора примерно на 6,2 %.
Кроме того, первый металлический слой (M1) теперь создается за один проход EUV-экспонирования с последующим одним шагом травления (1P1E), что снижает сложность, уменьшает количество масок и повышает общую эффективность процесса. TSMC утверждает, что использование EUV 1P1E для M1 снижает стандартную емкость ячеек почти на 10 % и экономит несколько EUV-масок. Кроме того, N2 снижает сопротивление металла (My) и сквозных отверстий (Vy) на 10 %.
Кроме того, дополнительные возможности N2 для приложений HPC включают сверхвысокопроизводительные конденсаторы MiM (SHP-MiM) емкостью около 200 фФ/мм2, которые помогают достичь более высоких максимальных рабочих частот (Fmax) за счет снижения переходного спада напряжения.
Наконец, технология N2 от TSMC включает новый вариант Cu RDL с плоской пассивацией и TSV, оптимизированный для 3D-стекирования «лицом к лицу» и «лицом к спине» с шагом соединения SoIC 4,5 мкм, что, по словам TSMC, станет полезной функцией для AI, HPC и даже мобильных устройств.
TSMC планирует начать производство по технологии N2 во второй половине 2025 года.
Оригинал
Уникальность
