На этой неделе на Североамериканском технологическом симпозиуме компания TSMC показала плотность дефектов (D0) технологического процесса N2 по сравнению с его предшественниками на той же стадии развития. По словам компании, плотность дефектов ниже, чем у производственных узлов N3, N5 и N7. Кроме того, слайд, опубликованный ComputerBase, показывает, что N2 находится в двух кварталах от массового производства, что означает, что TSMC находится на пути к началу производства чипов класса 2 нм в конце 4 квартала 2025 года, как и ожидалось.
Несмотря на то, что N2 - первый техпроцесс TSMC, в котором используются нанолистовые транзисторы с затворным окружением (GAA), этот узел имеет более низкую плотность дефектов, чем его предшественники на той же стадии разработки, за два квартала до начала массового производства (MP). Предшественники - N3/N3P, N5/N4 и N7/N6 - все опирались на хорошо известные транзисторы FinFET.
Таким образом, несмотря на то, что это первый узел TSMC с использованием нанолистовых транзисторов GAA, плотность дефектов в N2 снижается быстрее (ну, круче), чем у предшественников до рубежа крупносерийного производства (HVM). На графике показана зависимость плотности дефектов от времени, начиная с трех кварталов до начала массового производства и заканчивая шестью кварталами после MP.
Во всех показанных узлах - N7/N6 (зеленый), N5/N4 (фиолетовый), N3/N3P (красный) и N2 (синий) - плотность дефектов значительно снижается по мере наращивания производства, хотя и с разной скоростью в зависимости от сложности узла. Примечательно, что N5/N4 демонстрируют наиболее агрессивное снижение дефектов на ранних этапах, в то время как N7/N6 демонстрируют более постепенное повышение производительности. Кривая N2 начинается с более высоких начальных уровней дефектов, чем N5/N4, но затем резко снижается, что полностью совпадает с траекторией снижения дефектов N3/N3P.
На слайде подчеркивается, что объем производства и разнообразие продукции остаются ключевыми факторами ускоренного повышения плотности дефектов. Большие объемы производства и широкий ассортимент продукции, использующей один и тот же техпроцесс, позволяют быстрее выявлять и исправлять проблемы плотности дефектов и выхода продукции, что дает TSMC возможность оптимизировать циклы обучения дефектам. TSMC заявила, что ее технология производства N2 получила больше новых лент, чем предшественники (поскольку сейчас TSMC рискует производить чипы N2 для смартфонов и высокопроизводительных вычислительных систем), поэтому кривая снижения плотности дефектов в основном подтверждает это.
Тот факт, что уровень снижения дефектов в N2 хорошо согласуется с предыдущими узлами на базе FinFET, особенно важен, учитывая факторы риска, связанные с внедрением совершенно новой архитектуры транзисторов. Это говорит о том, что TSMC успешно перенесла свои знания о технологическом процессе и управлении дефектами в новую эру GAAFET без серьезных сбоев (по крайней мере, судя по тому, что TSMC раскрывает).
Оригинал
Уникальность
